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中文摘要：
在高速I/O接口的设计中,DDR源同步接口的应用越来越广泛,因其在相同时钟频率下的数据带宽是SDR接口的两倍。由于DDR接口电路时序的复杂性,对其进行正确的时序约束也成为静态时序分析中的一个难点。结合曙光5000ASIC中的chipset芯片,详细介绍了DDR源同步接口的设计,并且利用Synopsys公司的静态时序分析软件PrimeTime,对DDR接口接收端和发送端的时序约束方法进行了具体的分析说明。
英文摘要：
In the design of high speed I/O interface, the use of DDR （double data rate） source synchronous interface is more and more popular. With the same clock frequency, DDR interface can give double data bandwidth than SDR （single data rate） interface. Because of the complexity of the DDR interface timing, it is hard to give a proper constraint for the interface in STA （static timing analysis）. The design of DDR interface is introduced in the chipset for DAWNING5000, the STA tool PrimeTime （SYNOPSYS） is used, how to constrain the input ports and output ports of the DDR interface is explained.
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