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一种基于FPGA的微处理器软错误敏感性分析方法
  • ISSN号:1009-5896
  • 期刊名称:《电子与信息学报》
  • 时间:0
  • 分类:TN47[电子电信—微电子学与固体电子学]
  • 作者机构:[1]合肥工业大学电子科学与应用物理学院,合肥230009, [2]合肥工业大学计算机与信息学院,合肥230009
  • 相关基金:国家自然科学基金(61106038,61274036,61371025,61474036,61574052)、博士点基金(20110111120012)、合肥工业大学科学研究发展基金(2013HGXJ0197)资助项目
中文摘要:

随着集成电路工艺尺寸的不断降低,电路对空间辐射引起的单粒子效应越来越敏感。为了提高电路的可靠性,基于时间和空间冗余技术提出了一种高性能的容软错误锁存器DSH-CG。该锁存器包括两个内部冗余模块和一个由C单元与保持器组成的输出级,不但可以过滤上游组合逻辑传播过来的SET脉冲,而且对SEU完全免疫。并且该锁存器适用于门控时钟电路或低频电路。SPICE仿真结果表明,与同类锁存器相比,该锁存器平均延迟增加32.4%,可过滤的SET脉冲宽度平均增加73.5%,并且功耗平均降低44.5%,功耗延迟积(PDP)平均降低31.5%,面积平均增加28.6%。

英文摘要:

As technology size is scaling, the susceptibility of circuit to single event effect caused by space radiation is increasing. In this paper, to improve the reliability of the circuit, a high-performance soft error tolerant latch (DSH-CG) is proposed based on space and time redundancy technology. The latch is composed of two internal re- dundant modules and an output stage which consists of a C-element and a keeper. It not only can filter SET pulse propagated from the previous combinational logic stage, but also be fully immune to SEU. And the latch can be ap- plied to clock-gating circuits and low frequency circuits. The simulation results by SPICE show that compared with the similar designs 73.5% increasing on average in terms of SET pulse width can be filtered by the proposed latch by 32.4% increasing on average in terms of delay. Besides, 44.5% reduction on average in terms of power as well as 31.5% reduction on average in terms of power delay product (PDP) could be achieved by 28.6% increasing on average in terms of area overhead.

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期刊信息
  • 《电子与信息学报》
  • 中国科技核心期刊
  • 主管单位:中国科学院
  • 主办单位:中国科学院电子学研究所 国家自然科学基金委员会信息科学部
  • 主编:朱敏慧
  • 地址:北京市北四环西路19号
  • 邮编:100190
  • 邮箱:jeit@mail.ie.ac.cn
  • 电话:010-58887066
  • 国际标准刊号:ISSN:1009-5896
  • 国内统一刊号:ISSN:11-4494/TN
  • 邮发代号:2-179
  • 获奖情况:
  • 国内外数据库收录:
  • 荷兰文摘与引文数据库,美国工程索引,美国剑桥科学文摘,日本日本科学技术振兴机构数据库,中国中国科技核心期刊,中国北大核心期刊(2004版),中国北大核心期刊(2008版),中国北大核心期刊(2011版),中国北大核心期刊(2014版)
  • 被引量:24739