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基于FPGA的NoC中容错路由器设计与仿真
  • ISSN号：1000-1239
  • 期刊名称：《计算机研究与发展》
  • 时间：0
  • 分类：TP3[自动化与计算机技术—计算机科学与技术]
  • 作者机构：[1]合肥工业大学计算机与信息学院
  • 相关基金：国家自然科学基金项目(60876028);国家自然科学基金重点项目(60633060);安徽省自然科学基金项目(090412034);安徽高校省级自然科学研究重点基金项目(KJ2010A269)
作者： 欧阳一鸣[1], 刘炎炎[1], 倪晋照[1]
关键词： 片上网络, 可重构, 路由器, 容错模型, 路由算法, network-on-chip, reconfigurable, router, fault-tolerant model, routing algorithm
中文摘要：

片上网络(NoC)作为复杂片上系统的有效解决方案,已经成为研究的热点.片上网络的性能很大程度取决于构建网络的路由器结构.由于路由器内部结构存在不稳定性,提出了一种基于容错的路由器硬件结构设计.本方案通过在路由器内部添加旁路,并采用可重构的动态XY-YX路由算法,从而达到保证NoC有效通信的目的.采用Verilog语言在QuartusⅡ环境下完成了所有模块设计,不仅进行了充分的仿真验证及面积综合,还使用Altera的FPGA实现了该设计,实验结果表明该设计能够很好地满足片内通信的需要,最后通过时延上的比较,表明通过硬件设计实现的容错路由器性能更好.

英文摘要：

片上网络(NoC)作为复杂片上系统的有效解决方案,已经成为研究的热点.片上网络的性能很大程度取决于构建网络的路由器结构.由于路由器内部结构存在不稳定性,提出了一种基于容错的路由器硬件结构设计.本方案通过在路由器内部添加旁路,并采用可重构的动态XY-YX路由算法,从而达到保证NoC有效通信的目的.采用Verilog语言在QuartusⅡ环境下完成了所有模块设计,不仅进行了充分的仿真验证及面积综合,还使用Altera的FPGA实现了该设计,实验结果表明该设计能够很好地满足片内通信的需要,最后通过时延上的比较,表明通过硬件设计实现的容错路由器性能更好.

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期刊信息
  • 《计算机研究与发展》
  • 中国科技核心期刊
  • 主管单位:中国科学院
  • 主办单位:中国科学院计算技术研究所
  • 主编：徐志伟
  • 地址：北京市科学院南路6号中科院计算所
  • 邮编：100190
  • 邮箱：crad@ict.ac.cn
  • 电话：010-62620696 62600350
  • 国际标准刊号：ISSN：1000-1239
  • 国内统一刊号：ISSN：11-1777/TP
  • 邮发代号:2-654
  • 获奖情况:
  • 2001-2007百种中国杰出学术期刊，2008中国精品科...,中国期刊方阵“双效”期刊
  • 国内外数据库收录:
  • 俄罗斯文摘杂志,荷兰文摘与引文数据库,美国工程索引,日本日本科学技术振兴机构数据库,中国中国科技核心期刊,中国北大核心期刊（2004版）,中国北大核心期刊（2008版）,中国北大核心期刊（2011版）,中国北大核心期刊（2014版）,中国北大核心期刊（2000版）
  • 被引量:40349