时钟占空比校准理论及电路实现的研究-东篱科研大数据发现系统（DRDS）

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时钟占空比校准理论及电路实现的研究

项目名称：时钟占空比校准理论及电路实现的研究
项目类别：面上项目
批准号：60871079
申请代码：F010106
项目来源：国家自然科学基金
研究期限：2009-01-01-2011-12-31

项目负责人：吴建辉
负责人职称：教授
依托单位：东南大学
批准年度：2008

中文摘要：

认知无线电（CR）技术正在业界引起广泛关注，其实现的核心之一在于高速高精度ADC，而流水线型（Pipeline）是高速高精度ADC的首选结构，随着速度和精度的提高，对时钟占空比和抖动的要求越来越高，寻求高速、低抖动的时钟占空比校准方法引起了学术界的广泛关注。充分利用连续时间积分器简单、可靠的优势，本项目创新性地提出了两种时钟占空比校准的结构方案，其特点包括结构简单、附加抖动低、校准精度高、可校准范围宽等。本项目的核心研究内容是建立一套时钟占空比校准电路的设计理论和实现方法，包括（1）占空比校准电路在抖动和工作速度方面的理论研究；（2）应用所取得的研究成果，指导适用于高速高精度ADC的低附加抖动的时钟占空比校准电路设计；（3）进行高速时钟占空比校准电路设计验证。

中文主题词：占空比校准；低抖动；流水线型ADC

结论摘要：

英文主题词Duty Cycle Corrector;Low Jitter;Pipelined ADC

成果综合统计