欢迎您！东篱公司
退出
-
申报数据库
-
立项数据库
-
成果数据库
-
项目获奖数据库
位置：立项数据库 > 立项详情页
中文摘要：
本项目分别针对时序电路和片上总线的线间串扰问题进行了时延测试方法研究。在时序电路中考虑多串扰源的测试方法方面，主要取得以下创新成果1）面向串扰时延故障，提出了基于跳变图的静态定时分析方法，以及基于精确串扰源通路时延故障模型的测试生成算法；2）面向串扰脉冲故障，提出了一种基于侵略图的静态串扰噪声分析方法，以及一种基于多串扰源脉冲故障模型的测试生成算法；3）在前两项研究的基础上，进一步提出了基于最大可满足问题的多串扰源故障测试生成方法。上述方法可有效地排除电路中虚假串扰故障，并将电路定时约束和逻辑约束转化为统一的约束用于测试生成，算法效率相对于同类研究提高1个数量级以上。在片上总线之间串扰效应的测试和容错方法方面，主要取得以下创新成果1）提出了总线的多跳变故障模型的测试精简方法，精简后的向量数目是原始测试集合的1/4；2）提出了基于总线分组异步传输的串扰容忍方法，以较小的布线开销大幅度提高总线传输的性能；3）提出了基于码字选择的串扰避免编码方法，在此基础上提出了一种高可靠片上网络路由器的设计方法，以较小的硬件开销实现对软错误和串扰故障的容忍。
结论摘要：
英文主题词delay testing; crosstalk; automatic test pattern generation; interconnect; on-chip bus
成果综合统计
期刊论文
会议论文
专利
获奖
著作
期刊论文
相关项目
李华伟的项目
