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片上网络芯片中路由器电路和互连线的测试方法研究
  • 项目名称：片上网络芯片中路由器电路和互连线的测试方法研究
  • 项目类别：青年科学基金项目
  • 批准号：60806014
  • 申请代码：F040206
  • 项目来源：国家自然科学基金
  • 研究期限：2009-01-01-2011-12-31
  • 项目负责人：韩银和
  • 负责人职称：副研究员
  • 依托单位：中国科学院计算技术研究所
  • 批准年度：2008
中文摘要：

片上网络是系统芯片的新型互连结构。然而，其基础硬件设施-路由器电路和互连线常发生故障，本项目通过3年研究，提出了片上路由器和互连线测试的系列方法（1）提出了针对路由器、互连线的并行测试方法-“测试树“测试访问机制，大幅减少测试时间和测试电路面积;（2）针对路由器电路同构性，研究了结构化测试压缩方法，提出了广播编码的测试压缩方法，降低了测试数据和测试功耗；（3）利用内建自测试，设计了互连线故障条件下容错路由方法，该方法无需路由表，对故障数和分布无限制。通过本项目研究，共发表了30篇论文，其中SCI论文8篇（原计划5篇）,包含IEEE Trans.on Computer, ACM Trans. 各1篇，IEEE Trans. on VLSI 2篇。突破了体系结构领域顶级会议ISCA,2010、2011年各发表1篇（2010年前国内仅5篇）。博士生获得IEEE TTTC(测试技术委员会) 2011年“E.J McCluskey”最佳博士论文奖第二名。受邀在DAC Workshop上做特邀报告，及斯坦福、UIUC、UCSB、港中文、港理工、港科大等做报告。申请专利3项，软件登记1项。

中文主题词： 片上网络;片上路由器;测试压缩;内建自测试
结论摘要：

英文主题词Network-On-Chip;On-Chip Router;Test Compression;Build-In-Self-Test

成果综合统计
成果类型
数量
  • 期刊论文
  • 会议论文
  • 专利
  • 获奖
  • 著作
  • 13
  • 22
  • 3
  • 0
  • 0
期刊论文
动态更新参考切片的IP核测试数据压缩方法
考虑工作负载影响的电路老化预测方法
Performance-asymmetry-aware scheduling for Chip Multiprocessors with static core coupling
A New Multiple-Round Dimensiion-Order Routing for Networks-On-Chip
Extended Selective Encoding for Reducing Test Data and Test Power
SVFD: A Versatile Online Fault Detection Scheme via Checking of Stability Violation
通过器件共享实现的双向无阻塞光互连片上网络
面向高可靠片上网络通信的可重构路由算法
基于可重构MUXs网络的低功耗测试数据压缩方法
会议论文
nGFSIM : A GPU-Based Fault Simulator for 1-to-n Detection and its Applications
On Predicting the Maximum Circuit Aging
Variation-Aware Scheduling for Chip Multiprocessors with Thread Level Redundancy
Extended Selective Encoding of Scan Slices for Reducing Test Data and Test Power
Scan Slices Compression Technique Using Dynamical Updating Reference Slices
M-IVC: Using Multiple Input Vectors to Minimize Aging-induced Delay
A New Post-silicon Debug Approach Based on Suspect Window
Vertical Interconnects Squeezing in Symmetric 3D Mesh Network-on-Chip
A Resilient On-chip Router Design Through Data Path Salvaging
An Abacus Turn Model for Time/Space-Efficient Reconfigurable Routing
A New Multiple-Round DOR Routing for 2D Network-on-chip Meshes
MicroFix: Exploiting Path-grained Timing Adaptability for Improving Power-Performance Efficiency
A Unified Online Fault Detection Scheme via Checking of Stability Violation
A Fast and Memory-Efficient Fault Simulation Using GPU
Wear Rate Leveling: Lifetime Enhancement of PRAM with Endurance Variation
Avoiding Data Repetition and Data Loss in Debugging Multiple-Clock Chips
FlexMemory: exploiting and managing abundant off-chip optical bandwidth
P2CLRAF: An Pre- and Post-silicon Cooperated Circuit Lifetime Reliability Analysis Framework
Performance-Asymmetry-Aware Topology Virtualization for Defect-tolerant NoC-based Many-core Processo
Address Remapping for Static NUCA in NoC-based Degradable Chip-Multiprocessors
Accelerating Lightpath Setup Via Broadcasting in Binary-Tree Waveguide in Optical NoCs
Leveraging the Core-Level Complementary Effects of PVT Variations to Reduce Timing Emergencies in Mu
专利
老化预测和超速时延测试双功能的系统及方法
基于测量漏电变化的在线电路老化预测方法
一种可靠片上总线的设计方法和系统及其工作方法
相关项目
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期刊论文 13 会议论文 13 专利 3
众核处理器容错性设计之研究
期刊论文 7 会议论文 12
从行为级到版图级的设计验证与测试生成
期刊论文 133 会议论文 48
韩银和的项目
三维芯片中硅直通孔和晶片电路的测试技术研究
期刊论文 13 会议论文 13 专利 3
数字集成电路测试与容错设计
期刊论文 1