复杂和高速信号处理中多核并行架构设计和算法调度问题研究-东篱科研大数据发现系统（DRDS）

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复杂和高速信号处理中多核并行架构设计和算法调度问题研究

项目名称：复杂和高速信号处理中多核并行架构设计和算法调度问题研究
项目类别：面上项目
批准号：61179036
申请代码：F010304
项目来源：国家自然科学基金
研究期限：2012-01-01-2015-12-31

项目负责人：李东生
依托单位：中国人民解放军电子工程学院
批准年度：2011

中文摘要：

对体积、功耗、重量有严格要求时，使用多核芯片实现复杂信号的高速计算是最佳解决方案，当核数量很多时，如何处理好任务、结构和算法之间的关系是关键问题。本课题以合成孔径雷达（SAR）信号为分析对象，首先将SAR信号的核心运算分解为典型的矩阵运算，采用多核系统的并行结构和矩阵并行计算之间的对应关系，通过任务划分、算法分解、映射-调度和并行性挖掘等措施，研究在计算速度和功耗两个重要约束条件下的数据调度和资源配置，以实现有效的高速计算。研究方法是采用理论和实验相结合，从软件和硬件接口- - 动态数据流入手，通过实时获取系统运行状态信息来优化资源分配，在解决层次化任务分解策略、计算过程分解、多核系统状态"实时"获取、准"实时"核间动态任务调度等关键问题基础上，达到在复杂和高速计算任务驱动下，充分挖掘并行能力、提高计算速度的目的。最终解决采用多核芯片进行复杂和高速计算的若干科学和技术问题。

中文主题词：多核计算；高密度计算；多核芯片；调度；SAR信号处理

英文摘要：

MultiCore Computing；High Density Computing；MultiCore Chip；Scheduling；SAR signal processing

英文主题词： MultiCore Computing；High Density Computing；MultiCore Chip；Scheduling；SAR signal processing

结论摘要：

集成多类专用处理核的“小核大阵列”型异构多核SoC成为对体积、功耗、重量有严格要求的复杂信号处理系统实现的最佳解决方案。当处理器内核数量很多，如何协调好所处理的任务、计算结构和算法之间的关系是关键。本课题以高实时性、计算密集和数据密集型应用为对象，研究此类运算的矩阵化分解；研究多核系统的并行结构和矩阵并行计算之间的相互关系，实现在计算速度和功耗两个重要约束条件下的数据调度和资源配置，达到高效率的高速计算目标。项目完成了预期的各项目标，解决了主要关键技术问题，主要工作和贡献如下。首先研究了多核系统基本架构、复杂信号数值计算特征以及任务的并行分解方法等一些基本问题。以多核系统为支撑平台，提出了高密度计算（HDC）概念，讨论了数值计算和矩阵运算的一些基本问题；提出了单芯片多核处理器的发展趋势和典型结构，即小核大数量和层次型簇结构为主要类型；阐述了单芯片多核处理器体系结构的主要类型和基本设计原则，讨论了3D NoC网络特性及其描述方法；给出了三维簇结构的3D NoC架构。项目主要以合成孔径雷达（SAR）成像算法为研究对象，研究了复杂算法与硬件架构之间的相互作用和适应性问题，探索了面向复杂运算多核架构优化技术；针对复杂信号处理算法算子组成特点，研究了复杂算法分解技术，通过将复杂运算分解为一系列相关矩阵算子执行过程，利用算子间存在的并行关系，构造合理的子任务序列，最大限度地发挥多核SoC的并行能力，并以CPU、GPU和自行设计的多核SoC为载体对分解方法进行了性能测试；在静态列表调度算法的基础上，提出了基于时间“宏块”的列表调度技术，提出2种改进型列表调度算法，通过构造分段虚拟多核阵列，进而有效减少了调度长度，获得了更短的任务执行时间；针对多核SoC存在的系统调试难题，设计了面向多核SoC的可调式模型，完成通用调试器架构设计，给出多款异构多核SoC中专用调试器设计结果；完成两款本领域内通用型多核SoC系统设计，突破了同构型和异构型多核SoC系统架构、复杂片上通讯、关键硬件节点（可重构计算单元和可重构计算阵列、定制加速单元、通用运算单元）设计与实现、高可观测硬件原型实现、以及多核系统调试技术，在FPGA系统平台上分别完成了两款多核SoC硬件原型系统，并通过在上述硬件原型系统中加载SAR、DOA等任务，验证了复杂算法任务级分解、调度和映射技术的研究成果。

成果综合统计