中文摘要：

随着处理器的多核化发展趋势，片上互连网络较好克服了传统总线结构的诸多不足，能够在芯片多内核之间提供一种简单高效的沟通机制，但工艺的不断发展与内核数量的继续增加给片上互连网络带来了传输延迟、通信带宽、系统功耗与可靠性等方面的严峻挑战。本课题将提出一种支持高可靠低功耗的高性能片上互连网络体系结构，并深入研究其设计实现中的关键技术，主要包括支持单周期路由转发的高带宽片上路由器体系结构；系统层、体系结构层、电路实现层等多个不同层次的片上互连网络低功耗技术；门级与体系结构级的容错加固技术、错误检测恢复技术与可靠性评估；片上互连网络的解析式性能分析方法与体系结构级功耗评估模型，以及高效的片上互连网络硬件资源优化设计方法等关键技术。本课题的研究可以为未来超高性能处理器片内互连结构的设计与实现奠定坚实的理论和技术基础，具有重要的理论意义和应用价值。

结论摘要：

随着处理器多核发展趋势，片上互连网络较好克服了传统总线结构的诸多不足，能够在芯片多内核之间提供一种简单高效的沟通机制，但工艺的不断发展与内核数量的继续增加也给片上互连网络带来了传输延迟、通信带宽、系统功耗与可靠性等方面的严峻挑战。本课题针对高可靠低功耗片上互连网络体系结构中若干关键技术开展了深入研究，主要包括支持低延迟高带宽片上互连网络体系结构；体系结构与电路实现等不同层次的片上互连网络低功耗技术；片上互连网络容错加固技术；片上互连网络解析式性能分析方法与功耗评估模型、片上光互连网络结构等方面。在低延迟高带宽体系结构方面，先后提出了面向负载整合工作模式的路由算法、面向完全自适应路由算法的流控机制、面向Torus 片上网络的切片气泡流控机制、支持缓冲一致性协议归约和多播通信的技术、基于流水线时序优化的低延迟虚拟通道片上网络结构、单周期低延迟的片上路由器体系结构、分级虚拟总线互连网络体系结构、共享消息传递混合编程硬件结构等多项关键技术，取得了较大的国际影响力。在低功耗设计方面，提出了基于层次位线缓冲结构的异步互连网络，实现多个端口输入缓冲共享；提出了高效的片上互连网络的功耗评估方法，基于数据驱动的异步电路技术及异步电路设计自动化流程降低了全局时钟功耗。在片上互连网络容错加固技术方面，提出了基于异步单元的门级双模冗余结构及基于异步双沿触发寄存器的时空三模冗余结构，防护单事件翻转错误与单事件瞬态错误，减少了芯片面积开销，提出了动态连接使用策略来实现端到端可靠传输，具有支持自动重路由、支持报文乱序到达及系统可扩展性高等优势。在硬件资源优化设计方面，提出了适应于虚拟通道路由器的片上互连网络解析式性能分析方法及高效的片上互连网络的功耗评估方法，提出了面向处理器单元的多目标硬件资源优化方法优化处理器效能。在片上光互连体系结构方面，提出了基于混合驱动机制的片上光互连网络性能分析框架，具有模拟精度、模拟速度和模拟灵活性等优势；提出了共享光源的对流环状光互连网络结构，具有低延迟、低功耗、可扩展等优势。本课题上述研究可以为未来超高性能处理器片内互连结构的设计与实现奠定坚实的理论和技术基础，具有重要的理论意义和应用价值。