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面向数据密集计算的超高性能多核处理器体系结构研究
  • 项目名称：面向数据密集计算的超高性能多核处理器体系结构研究
  • 项目类别：面上项目
  • 批准号：60773024
  • 申请代码：F0203
  • 项目来源：国家自然科学基金
  • 研究期限：2008-01-01-2010-12-31
  • 项目负责人：戴葵
  • 负责人职称：教授
  • 依托单位：中国人民解放军国防科学技术大学
  • 批准年度：2007
中文摘要：

单纯依靠提高主频已经很难进一步提高处理器性能，采用以多核处理器为代表的先进体系结构已逐渐成为当前提高处理器性能的主要技术途径。面向数据密集计算，本课题将提出一种基于同步数据触发机制的高性能低功耗多核处理器体系结构，并深入研究其设计实现关键技术，主要包括计算内核和多核处理器计算模型和虚拟机模型；结构简单、计算资源利用率高、计算能力强、可扩展性好的同步数据触发计算内核体系结构；以较小硬件开销满足数据密集计算对多核并行处理的通信带宽和存储带宽要求的带宽平衡系统结构；在体系结构、编译、任务调度、电路实现等多个不同层次上的多核处理器低功耗设计优化技术；多核处理器编程模型，以及以半自动方式辅助程序员进行程序开发的多核处理器并行程序设计等关键技术。本课题的研究可为千亿次/万亿次级超高性能多核微处理器芯片的设计与实现提供坚实的理论和技术基础，具有重要理论意义和应用价值。

中文主题词： 系统结构；处理器；数据密集计算；多核处理器
成果综合统计
成果类型
数量
  • 期刊论文
  • 会议论文
  • 专利
  • 获奖
  • 著作
  • 20
  • 28
  • 0
  • 0
  • 0
期刊论文
一种软硬件结合的 控制流检测与恢复方法
基于路由器解析式模型的 NoC网络性能分析方法
基于现场保存与恢复的 双核冗余执行模型
对数函数ln（x）在SDTA指令集结构上的实现
基于指令Cache作废的 多核处理器同步技术
具有拥塞缓解策略的动态虚拟通道研究及其VLSI实现
面向SDTA处理单元的 一种功耗评估方法
同步数据触发体系结构中 指令预取技术研究
子字并行加法器的研究与实现
基于代码特征分析的TTA指令压缩 技术与解压部件实现
片上多核处理器容软错误执行模型
一种多核处理器存储层次 性能评估模型
AFMC:一种新的异步电路设计自动化流程
基于TTA的异步微处理器设计及其VLSI实现
基于指令Cache作废的多核处理器同步技术
一种软硬件结合的控制流检测与恢复方法
基于路由器解析式模型的NoC网络性能分析方法
基于代码特征分析的TTA指令压缩技术与解压部件实现
会议论文
A Dynamically-Allocated Virtual Channel Architecture with Congestion Awareness for On-Chip Routers
Optimal Matrix Computing Using Vector Division with Sub-word Parallel
Low-Level Component for OpenGL ES Oriented Heterogeneous Architecture with Optimization
A framework to evaluate the trade-off among AVF, performance and area of soft error tolerant micropr
A High Efficient On-Chip Interconnection Network in SIMD CMPs
Memory System Design and Implementation for a Multiprocessor
Implementation of OpenVG Path and Paint Algorithms on Synchronous Data Triggered Architecture with O
The Parallel Algorithm Implementation of Matrix Multiplication Based on ESCA
The P2P Communication Model for a Local Memory based Multi-core Processor
A New CORDIC Algorithm and Software Implementation Based on Synchronized Data Triggering Architectur
A High Efficient On-Chip Interconnection Network in SIMD CMPs
Memory System Design and Implementation for a Multiprocessor
Implementation of Parallel Game Tree Search on a SIMD System
Parallel Algorithms for FIR computation Mapped to ESCA Architecture
Memory System Design for a Multi-core Processor
Hierarchical memory system design for a heterogeneous multi-core processor
The P2P Communication Model for a Local Memory based Multi-core Processor
A New CORDIC Algorithm and Software Implementation Based on Synchronized Data Triggering Architectur
A Dynamically-Allocated Virtual Channel Architecture with Congestion Awareness for On-Chip Routers
Optimal Matrix Computing Using Vector Division with Sub-word Parallel
Low-Level Component for OpenGL ES Oriented Heterogeneous Architecture with Optimization
A framework to evaluate the trade-off among AVF, performance and area of soft error tolerant micropr
Implementation of Parallel Game Tree Search on a SIMD System
Parallel Algorithms for FIR computation Mapped to ESCA Architecture
Memory System Design for a Multi-core Processor
Hierarchical memory system design for a heterogeneous multi-core processor
Implementation of OpenVG Path and Paint Algorithms on Synchronous Data Triggered Architecture with O
The Parallel Algorithm Implementation of Matrix Multiplication Based on ESCA
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