互连结构(on-chip interconnect architecture)是集成电路布线的形式化基础。目前,互连线已成为影响电路性能的决定因素。若继续采用现有基于直角(rectilinear)互连结构的Steiner树构造算法进行互连线性能优化,其优化能力受到限制。本项目将研究基于以3、4-几何结构(3、4-geometry)为代表的非直角互连结构的互连算法,试图以基于全新互连结构的互连算法作为突破途径实现高性能的集成电路。该项目的主要研究内容包括研究适合3、4-几何结构的Steiner树构造算法(包括考虑线长、有障碍、性能驱动等情况);通过比较分析3、4-几何结构,研究非直角互连及布线的合适发展方向;研究基于3、4-几何结构的总体布线算法。该项研究将引起布图领域算法的更新;同时,对于诸如计算机网络、交通等其他领域布线、设计问题以及NP-Hard问题的研究也具有理论价值。
课题组以前期技术积累为基础,一直紧紧围绕"基于3、4-几何结构的互连线性能优化算法及其在布线中的应用"的研究方向展开研究工作。历经3年的奋斗和深入研究,工作一直进展顺利,并取得了创新性研究成果研究成果已居于国内领先、有相当部分达到了目前国际最高水平或目前国际最新研究进展。并推进了国际相关研究方向的研究工作,产生了积极的国际影响我们多次被邀请到本领域国内外著名研究机构进行学术讲座和访问活动,并成功开展了多项技术合作。研究成果全面超出了预定目标我们共发表学术论文51篇(均带有本基金标注),除2篇中文国内学报论文外,其余49篇均为重要国际刊物和国际会议论文。这些论文已被SCI索引23篇,被EI索引32篇,被ISTP索引22篇,并获得本领域重要国际会议的优秀论文奖和提名奖各1次。2006年1月还获得国家教育部科学技术二等奖1项。已申请了国家发明专利7项,其中1项已被授权,6项被公开。我们参与举办了相关国际会议多次,多次参加国际会议报告本项目的研究成果及进展。我们多次被邀请进行国际研究团体间的访问与交流。本项目的执行,共培养了4位博士后、10位博士生、8位硕士生,他们先后参加了本课题工作。