中文摘要：

众核处理器结构能够很好地应对纳米工艺代芯片设计的线延迟、功耗和设计复杂性问题，是一种能达到万亿次级性能扩展潜力的片上多处理器结构设计方案。本项目从并行程序执行模型的角度来研究广泛适用的众核处理器结构，这样的结构不仅要支持性能的可扩展性，更要很好地支持可编程性。主要研究内容包括并行程序执行模型的应用适用性、并行程序执行模型的硬件支持、并行程序执行模型的描述。本项目的预期目标是提出与不同类型的应用相匹配的并行程序执行模型，用于指导众核平台上的并行算法、并行编程模型和并行系统软件的设计，帮助结构设计人员设计高效能的众核处理器结构，以尽可能小的并行程序设计难度、系统软件复杂性和硬件实现代价尽可能多地从应用程序中开发出众核结构上可利用的并行性；对于探索2010- - 2020前后高效能通用微处理芯片体系结构的发展道路具有重要的研究意义。

结论摘要：

众核处理器结构能够很好地应对纳米工艺代芯片设计的功耗、线延迟和设计复杂性问题，是一种能达到万亿次级性能扩展潜力的片上多处理器结构设计方案。本课题从并行程序执行模型的角度来研究众核处理器结构，这样的结构不仅要支持性能的可扩展性，更要很好地支持对各类应用的可编程性。本课题的主要研究内容和研究成果包括（1）构建了众核处理器实验研究环境。包括众核处理器结构的软件模拟器和基于FPGA的硬件模拟器；代表众核结构上指令级并行、数据级并行和线程级并行应用特征的基准测试程序集IBench、DBench和TBench；以及程序并行性特征剖析器。（2）提出了与不同类型的应用相匹配的并行程序执行模型，包括一种控制流和数据流混合驱动的指令级并行程序执行模型；一种能充分利用数据访问局部性的数据级并行程序执行模型；一种基于事务存储的线程级推测并行程序执行模型。（3）共发表EI检索的国际会议论文24篇，其中8篇论文发表在中国计算机学会推荐的计算机体系结构与高性能计算国际顶级或重要的国际学术会议ICS, PPoPP, HPCC, ISPA, ICPDS,PDCAT上。申请技术发明专利4项，软件登记1项。这些研究成果可用于指导众核平台上的并行算法、并行编程模型和并行系统软件的设计，帮助结构设计人员设计高效能的众核处理器结构，对于探索2010~2020前后高效能通用微处理芯片体系结构的发展道路具有重要的学术探讨意义。