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中文摘要：
提出了一种对LDPC码（低密度奇偶校验码）译码器进行FPGA（现场可编程门阵列）设计的新方案。不同于采用传统硬件描述语言方法，该方案基于最新一代从ImpulseC编程到硬件编译的便捷技术，在XilinxVirtex2芯片XC2V2000上实现了1／2码率、码长2500的（3，6）LDPC码译码器。最大迭代次数为10次，主频50MHz时，数据吞吐量可达10Mbit／s，能够满足第三代移动通信系统对译码速率的要求。
英文摘要：
A new method to design LDPC decoder based on FPGA is proposed. It is based on the latest technique from Impulse C programming to hardware implementation, which is more efficient than the method in traditional HDL. A decoder for a family of （3,6） LDPC codes with a code rate of 0.5 and a block size of 2500 bits is implemented on Xilinx Virtex2 XC2V2000. When the maximum iteration is 10 times and clocked at 50MHz, the throughput is 10Mbit/s. It can meet the decoding speed requirement of the third - generation （3G） mobile communication system.
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