动态可重构SoC中数据通讯问题的研究-东篱科研大数据发现系统（DRDS）

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动态可重构SoC中数据通讯问题的研究

项目名称：动态可重构SoC中数据通讯问题的研究
项目类别：重大研究计划
批准号：90307011
申请代码：F040606
项目来源：国家自然科学基金
研究期限：2004-01-01-2006-12-31

项目负责人：李丽
负责人职称：教授
依托单位：南京大学
批准年度：2003

中文摘要：

本项目研究一种"通用"SoC技术- - 动态可重构SoC中的数据安全和地址管理。在动态可重构系统中，系统的体系结构随需要而进行动态重构，如何处理重构过程中的数据，以最少的资源代价换取最大的数据安全性和最高的重构效率将是动态可重构SoC技术的关键话题之一。本课题试图为下一代SoC时代积累设计理论和设计方法，为国家微电子技术进一步发展作先期研究。动态可重构SoC中，有效模块的重建将导致数据路径重建，

中文主题词：多流水可重构计算系统；动态可重构协处理器；配置数据压缩；

英文摘要：

Multi-Pipeline Reconfigurable

英文主题词： Multi-Pipeline Reconfigurable

结论摘要：

基于配置流是一种崭新的计算机工作方式，在数据流计算机渐趋式微的情况下，可重构计算有望承担起突破顺序指令局限性的重任。本项目分别研究两种动态可重构计算系统（1）提出一种粗颗粒度动态可重构计算系统MPRS（Multi-Pipeline Reconfigurable System），该系统采用多流水线技术增强DSP处理能力，采用增量可重构技术消除重构时延，利用虚拟阵列技术解决大规模应用问题。（2）提出一种新型动态可重构协处理器――DReAC（Dynamically Reconfigurable Array Coprocessor），它包括全局控制器、计算阵列和数据缓冲区三个部分。DReAC系统的主要特点是能以并行或流水等形式重构计算阵列内部数据路径，完成主处理器分配的任务。此外，本项目还研究配置数据压缩技术。根据FPGA配置数据的"帧间数据规律性"和"帧内数据规律性"，提出了改进型LZW压缩算法，以多种通用电路模块为例，采用不同规模Xilinx Virtex系列FPGA为目标器件，改进后的算法对配置数据的压缩率在45.63%～67.38%之间，比基本LZW算法压缩率平均提高10％。

成果综合统计