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降低时序电路测试生成复杂度的可测试性设计与测试综合
  • 项目名称:降低时序电路测试生成复杂度的可测试性设计与测试综合
  • 项目类别:面上项目
  • 批准号:69773030
  • 申请代码:F020507
  • 项目来源:国家自然科学基金
  • 研究期限:1998-01-01-2000-12-01
  • 项目负责人:向东
  • 负责人职称:教授
  • 依托单位:清华大学
  • 批准年度:1997
中文摘要:

提出了一种非扫描设计方法。该方法通过分析测试码产生过的冲突来选择测试点。提出了一种新的测试点结构来将测试点的控制输入连到原始输入,因而使得该方法在管脚,面积及延迟上的开销都非常小。提出了一种新的部分复位策略。部分复位触发器的选择是基于重复计算的有效状态信息及冲突分析来完成的。该方法的一个特点是在任何一条功能路径上只插入最多一个门。实验结果表明部分复位及可观测点的组合可以得到比扫描设计更好的故障覆盖率,同时可以提供快速测试。提出了一种基于9值逻辑,包含赋值,及冲突分析的测度e-conflict。该测度是一种面向故障的可测度,可测性即为将该故障的故障效应控制到输出。因而该测度不再需要可观测度。


成果综合统计
成果类型
数量
  • 期刊论文
  • 会议论文
  • 专利
  • 获奖
  • 著作
  • 2
  • 0
  • 0
  • 0
  • 0
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