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基于TSV测试与容错的3D芯片良率提升方法研究
  • 项目名称：基于TSV测试与容错的3D芯片良率提升方法研究
  • 项目类别：面上项目
  • 批准号：61674048
  • 项目来源：国家自然科学基金
  • 研究期限：1900-01-01-1900-01-01
  • 项目负责人：梁华国
  • 依托单位：合肥工业大学
  • 批准年度：2016
成果综合统计
成果类型
数量
  • 期刊论文
  • 会议论文
  • 专利
  • 获奖
  • 著作
  • 4
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期刊论文
抗单粒子翻转的低功耗锁存器设计
基于分布式游标法的2.5DIC传输线测试
40 nm CMOS工艺下的低功耗容软错误锁存器
考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型
梁华国的项目
系统芯片SoC内建式自测试的研究与开发
期刊论文 3
控制器的内建自恢复与内建自测试研究
期刊论文 85 会议论文 26 获奖 2 专利 5
基于老化特征的集成电路失效预测与防护
期刊论文 41
系统芯片SoC外建自测试方法研究
期刊论文 46 会议论文 10