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中文摘要：
随着集成电路设计嵌入多芯核的系统芯片SoC发展，测试SoC芯片面临许多挑战，即系统复杂性和测试数据量的增加，内部块的不可进入性．为了解决SoC难以测试问题，本项目开展对SoC的可测试性设计研究，采用外建自测试技术(BOST)，优化芯片内外之间的测试源划分，将"测试与生成"测试方法中的测试数据存储部分分离到SoC芯片之外，芯片中仅仅保留一个测试模式生成状态机，减少测试器在芯片上的硬件开销。对测试数据存储部分，研究各种编码技术以及嵌入确定测试模式于时序状态机的方法，实现多芯核的测试模式统一压缩优化、并行测试、共享外部测试数据存储源，以便达到减少ATE与SoC之间的总体数据传输量和传输通道数，生成一个简单的通讯协议，从而降低ATE设备成本，同时也为开发有效的SoC测试方法提供充分的科学依据，对我国国民经济和现代化国防建设具有重要意义。
结论摘要：
随着集成电路设计嵌入多芯核的系统芯片SoC发展，测试SoC芯片面临许多挑战，即系统复杂性和测试数据量的增加，内部块的不可进入性．为了解决SoC难以测试问题，本项目开展对SoC的可测试性设计研究，采用外建自测试技术(BOST)，优化芯片内外之间的测试源划分，将"测试与生成"测试方法中的测试数据存储部分分离到SoC芯片之外，芯片中仅仅保留一个测试模式生成状态机，减少测试器在芯片上的硬件开销。对测试数据存储部分，研究各种编码压缩技术以及嵌入确定测试模式于时序状态机的方法，实现多芯核的测试模式统一压缩优化、并行测试、共享外部测试数据存储源，以便达到减少ATE与SoC之间的总体数据传输量和传输通道数，生成一个简单的通讯协议，从而降低ATE设备成本，同时也为开发有效的SoC测试方法提供充分的科学依据，对我国国民经济和现代化国防建设具有重要意义。
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