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面向SOC设计的高层次综合与布图规划结合技术研究
  • 项目名称：面向SOC设计的高层次综合与布图规划结合技术研究
  • 项目类别：重大研究计划
  • 批准号：90407005
  • 申请代码：F040201
  • 项目来源：国家自然科学基金
  • 研究期限：2005-01-01-2007-12-31
  • 项目负责人：洪先龙
  • 负责人职称：教授
  • 依托单位：清华大学
  • 批准年度：2004
中文摘要：

随着集成电路设计进入SOC时代，互连线效应已成为影响电路性能的主要因素。传统的EDA设计方法，由于综合和物理设计互相独立，无法对互连线效应进行充分优化，导致高层次综合和物理设计脱节，不能满足SOC设计的需要。本项目致力于改善传统的EDA设计方法，将高层次综合和布图规划结合在一起，实现电路逻辑结构和电路物理设计同步优化，减少不必要的迭代。研究重点包括1）面向高层次综合的模块物理信息模型及估计方法；

中文主题词： 统芯片；超深亚微米工艺；电子设计自动化；高层次综合；布图规划
英文摘要：

system on a chip; very deep su

英文主题词： system on a chip; very deep su
结论摘要：

随着集成电路设计进入SOC时代，互连线效应已成为影响电路性能的主要因素。传统的EDA设计方法，由于综合和物理设计互相独立，无法对互连线效应进行充分优化，导致高层次综合和物理设计脱节，不能满足SOC设计的需要。本项目致力于改善传统的EDA设计方法，将高层次综合和布图规划结合在一起，实现电路逻辑结构和电路物理设计同步优化，减少不必要的迭代。研究重点包括1）面向高层次综合的模块物理信息模型及估计方法；2）与布图规划结合的高层次综合及布图规划后再综合技术；3）约束与行为信息驱动的布图规划及增量式布图规划技术；4）支撑高层次综合和布图规划结合的系统框架和参数化功能模块库。此外，研究内容还包括高层次综合与布图规划之间的约束传递和信息反馈方法。高层次综合和布图规划的有机结合可以有效提高SOC的设计质量，缩短设计周期，减少设计迭代，解决设计不收敛问题。此项研究将对我国SOC设计技术的发展有重要战略意义。

成果综合统计
成果类型
数量
  • 期刊论文
  • 会议论文
  • 专利
  • 获奖
  • 著作
  • 35
  • 37
  • 0
  • 0
  • 1
期刊论文
Efficient Thermal-oriented 3D
Congestion Driven Incremental
FIDER: A Force-Balance-Based I
A New Methodology of Integrati
VLSI 布局结构表示研究进展
G-Tree:基于引力指向技术减少拐弯的Steiner树算法
消除拥挤的多层总体布线新流程
采用统一建模的拥挤度驱动三维芯片布局算法
高层次综合中基于整数线性规划模型的多目标功耗优化算法
高层次综合中面向功耗优化的方法与技术
直角多边形布图区域内的二次布局
结合垂直通孔分配的层次式三维混
高层次综合和布图规划相结合的解
高层次综合中面向功耗优化的方法
高层次综合中基于整数线性规划模
热约束的BBL布局算法研究
An Incremental Algorithm for N
Performance constrained floorp
高层次综合与布图规划相结合的方
Register Placement for Low Pow
Via Assignment Algorithm For H
3-D Placement Algorithm With V
Efficient Thermal via Planning
Hierarchical 3D Floorplanning
高层次综合和布图规划相结合的解空间分析
高层次综合与布图规划相结合的方法与技术
FIDER： A Force-Balance-Based Interconnect Delay Driven Re-Synthesis Algorithm for Data-Path Optimization After Floorplan
结合垂直通孔分配的层次式三维混合布局算法
集成电路物理设计中的快速可布性评估算法
考虑热效应的资源数量分配算法
General Floorplans with L/T-Shaped Blocks Using Corner Block List
会议论文
Unified Quadratic Programming
Interconnect Power Optimizatio
An Incremental Floorplanning A
Design Tools For 3D Mixed Mode
Partition-based Retiming and
Cubic Packing with Various Can
Navigating Registers in Placem
Partition-based Retiming and P
Thermal Effects with Leakage P
A Thermal-Driven Force-Directe
A Two-stage Incremental Floorp
A Fast and Stable Force-Direct
A Novel Incremental Floorplan
A hot-spot identification meth
Considering The Effect Of Stan
Interconnect Power Optimizatio
Congestion-Driven Placement Im
Micro-architecture Pipelining
G-Tree: gravitation-direction-
Interconnect Delay and Power O
A Thermal-aware ILP-based Algo
Clock-Tree Aware Placement Bas
3D placement algorithm conside
Interconnect Delay Optimizatio
A Novel Frequency Constrained
A Self-Adapting Multi-Kernel C
A Novel Technique Integrating
Integrating Dynamic Thermal Vi
A New Multi-layer Global Routi
YSLCAO: An Effective System Le
Multi-Stage Detailed Placement
3D CBL: An efficient algorithm
A Divide-and-Conquer 2.5-D Flo
A Research on Optimum-Searchin
Parameterized function unit li
High Level Synthesis with Mult
A Novel Method of Generating T
著作
高层次综合中低功耗算法研究
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期刊论文 4
中美国际纳米级多核系统芯片（MPSOC）研究中心学术研讨会
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混合模式性能优化积木块布图研究
可编程可重构SOC芯片系统结构及关键技术
期刊论文 37 会议论文 36
第十次中美国际系统芯片（SOC)研究中心学术研讨会