中文摘要：

本项目按照原有的计划书中的技术路线和研究重点对片间高速串行收发电路的低功耗技术进行了深入的研究，尤其是对其中功耗较大的模块部分如高速接口驱动电路，均衡电路以及时钟产生及分布电路等，通过广泛调研，电路仿真及流片测试等方法验证了新结构的优缺点，提出了高速接口电路优化功耗的多种解决方法。并在三年的时间里通过MPW（多目标流片）的方式，先后采用意法半导体CMOS 65nm工艺进行了两次试验流片以及采用CMOS 0.13um工艺进行了一次流片，并对实验芯片进行了详细的测试，测试结果表明达到了设计之初所达到的指标要求。在实验的同时，依靠本项目(编号60801045)的资助，已把所取得的成果通过文章的形式发表于国际和国内具有一定影响力的会议和期刊中，共发表文章9篇，其中国际会议共有4篇，杂志5篇，9篇文章中SCI检索1篇，EI检索7篇。采用CMOS 65nm设计的高速多路并行传输接口的芯片，其设计和测试指标也得到了业内同行业一定的认可，并在2009年的亚洲固态电路会议上发表等国际会议上发表了高水平文章。今后，本项目是课题组成员长期关注