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资源有效的单片多处理器结构研究
  • 项目名称：资源有效的单片多处理器结构研究
  • 项目类别：面上项目
  • 批准号：60673146
  • 申请代码：F0203
  • 项目来源：国家自然科学基金
  • 研究期限：2007-01-01-2009-12-31
  • 项目负责人：章隆兵
  • 负责人职称：副研究员
  • 依托单位：中国科学院计算技术研究所
  • 批准年度：2006
中文摘要：

随着半导体摩尔定律的进一步延续，单片多核处理器结构（CMP）成为当前高性能处理器发展的主流。本项目主要研究资源有效的CMP结构设计技术，主要研究进展及成果包括（1）开发了功能完善的CMP结构模拟器平台，主要包括基于龙芯2号结构的单核用户级性能模拟器Sim-Godson、多核处理器全系统性能模拟器SimOS-Godson、分片式多核处理器的用户级性能模拟器、基于物理反标的多核处理器结构级功耗模拟器；（2）在处理器有效技术方面，提出一种利用动态预取线程来加速串行程序执行的CMP结构及其优化机制；（3）在Cache有效方面，提出一种针对CMP的新型异构片上Cache结构（HCC）；提出一种针对CMP的延迟和容量权衡的Cache结构（TCLC）；提出采用专门的DMA Cache来提升处理器I/O处理性能；（4）在访存有效方面，提出一种基于服务质量（QoS）的片上DRAM访存调度器；(5)在低功耗方面，提出一种功耗有效的CMP缓存一致性协议和一种低功耗的CMP片上网络设计方法。本项目共发表文章37篇，申请发明专利2项，部分研究成果已经应用于国产多核龙芯3号处理器研制中。

中文主题词： 多核处理器；结构设计；资源有效；模拟器；低功耗
结论摘要：

英文主题词Chip Multi-Processor;Architecture Design; Resource efficient;Simulator; Low Power

成果综合统计
成果类型
数量
  • 期刊论文
  • 会议论文
  • 专利
  • 获奖
  • 著作
  • 57
  • 12
  • 2
  • 0
  • 0
期刊论文
System Architecture of Godson-3 Multi-Core Processors
片上多核处理器存储一致性验证
Tradeoff cache between latency and capacity in chip multiprocessors
高速低功耗传输电路的时钟系统设计
Dependability evaluation system based on microprocessor function model
Instrument-analysis framework for adaptive prefetch optimization in JVM
Microprocessor performance analysis approach based on microbench and ideal bound
Capacity-shared heterogeneous CMP cache
Accelerating sequential programs on Chip Multiprocessors via Dynamic Prefetching Thread
基于物理反标的处理器功耗建模与评估方法
基于龙芯CPU的多核全系统模拟器SimOS-Goodson
一种基于元操作的宏模块功耗建模方法
Physical Implementation of the 1GHz Godson-3 Quad-Core Microprocessor
Fast slide mark compact algorithm
A use-level simulator for tiled chip multiprocessor
一种静态电路兼容的4GHz 64位动态加法器设计
片上多处理器中的Cache压缩和接口压缩
A PVT tolerant sub-mA PLL for high speed links
基于长生命周期对象的混合垃圾收集
基于插桩分析的Java虚拟机自适应预取优化框架
一个基于微处理器功能模型的可靠度评估系统
嵌入式处理器中的寄存器堆延迟写回技术
片上多处理器中延迟和容量权衡的Cache结构
Chip Multithreaded Consistency Model
Cache自适应写分配策略
同时多微线程体系结构研究
快速地址计算的自适应栈高速缓存
结合访存失效队列状态的预取策略
Innovative architecture-level power estimation methodology for godson processor
Sim-Godson: A godson processor simulator based on SimpleScalar
Cache adaptive write allocate policy
Adaptive stack cache with fast address generation
一种高性能北桥芯片的设计及性能分析
A 10 Gb/s receiver with half rate period calibration CDR and CTLE/DFE combiner
Design and analysis of a UWB low-noise amplifier in the 0.18 μm CMOS process
一个用于高速信号传输的对PVT变化不敏感的低功耗锁相环
Making Effective Decisions in Computer Architects＇ Real-World： Lessons and Experiences with Godson-2 Processor Designs
Storus：一个二维片上网络拓扑结构
针对龙芯2号结构特征的GCC优化
基于SimpleScalar的龙芯CPU模拟器Sim—Godson
一个0．18μm高速低功耗的发送和接收电路
一种基于容量复用的异构CMP Cache
一种基于龙芯CPU的结构级功耗评估新方法
Xmesh：一个mesh—like片上网络拓扑结构
一种静态电路兼容的4GHz64位动态加法器设计
一种快速的滑动标记缩并垃圾收集算法
Implementing a 1GHz Four-Issue Out-of-Order Execution Microprocessor in a Standard Cell ASIC Methodology
使用支持向量机的微处理器验证向量优化方法
一种基于微基准程序和理想上限的处理器性能分析方法
一种分片式多核处理器的用户级模拟器
The Godson Processors： Its Research, Development, and Contributions
会议论文
An efficient error control scheme for chip-to-chip optical interconnects
A theoretical research on program instruction level parallelism to guide microprocessor design
Concerning with on-chip network features to improve cache coherence protocols for CMPs
An enhanced HyperTransport controller with cache coherence support for multiple-CMP
Efficiency-aware QoS DRAM scheduler
Logical Clustering for Fast Clock Skew Scheduling
Zero-efficient buffer design for reliable Network-on-Chip in tiled Chip-Multi-Processor
An interconnect-aware power efficient cache coherence protocol for CMPs
Round-robin based scheduling algorithms for FIFO IQ switch
A high speed CMOS transmitter and rail-to-rail receiver
A synchronized variable frequency clock scheme in chip multiprocessors
DMA Cache: Using On-Chip Storage to Architecturally Separate I/O Data from CPU Data for Improving I/
专利
一种用于解决多处理器访问目录冲突的装置和方法
一种多处理器系统及Cache一致性消息传输方法
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