低功耗限制下VLSI电路的低费用确定性测试研究-东篱科研大数据发现系统（DRDS）

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低功耗限制下VLSI电路的低费用确定性测试研究

项目名称：低功耗限制下VLSI电路的低费用确定性测试研究
项目类别：面上项目
批准号：60673085
申请代码：F020105
项目来源：国家自然科学基金
研究期限：2007-01-01-2009-12-31

项目负责人：尤志强
负责人职称：副教授
依托单位：湖南大学
批准年度：2006

中文摘要：

随着VLSI技术的迅猛发展，IC中晶体管的密度成指数式增加。全扫描设计广泛用于IC中以降低测试生成时间，尽管它可以彻底地降低测试生成的复杂性，但测试应用时间太长，因此测试费用非常高，降低测试费用是当务之急要解决的问题之一。另一方面，由于数字系统的功耗在测试模式下比在工作模式下高很多，以至于IC在测试时可能会被损坏，故降低IC的测试功耗也已成为研究的一个热点。然而，通常情况下测试应用时间与测试功耗在IC测试中是两个互相矛盾的因素，当硬件开销在合理范围内的前提下，很难同时降低测试费用和测试功耗。研究组人员研究了当前主要的低功耗或低费用的方法，通过推广扫描单元的相容性的概念，降低了测试费用和测试总功耗。我们将扫描链阻塞技术与该技术结合起来，提出了一种一般的低功耗低费用方案。针对高级电路，我们提出了一些低功耗低费用方法，从而形成低费用且低功耗测试的方法体系，使得在硬件开销合理的情况下，同时降低了IC的测试费用和测试功耗。

中文主题词：低费用测试;低功耗测试;全扫描测试;可测性设计

结论摘要：

英文主题词low cost test; low power testing; full scan testing; design for testability

成果综合统计