中文摘要：

本项目主要研究VLSI的内置自测试（BIST）设计方法，（1）在VLSI自测试设计的研究方面，改进了并行反馈BIST方案及相应的分析和设计方法，状态迁移图的拓朴结构分析和实验研究均证实其优越性，可用于高速数字电路的自测试；（2）在BIST测试生成器的研究方面，针对时延故障的测试生成器的设计，提出了一种基于可重构的LFSR来产生确定性双码测试集的结构和设计方法，可用于时延故障和CMOS电路中开路故障的自测试；（3）在VLSI-BIST高层综合的研究方面，基于测试资源复用，提出在寄存器分配过程中区分寄存器的强相邻和弱相邻的拓朴结构，研究表明在同样故障覆盖率的情况下用于BIST的硬件开销明显减少，可用于VLSI设计中的BIST自动综合；（4）在可测试性设计应用研究方面，结合龙芯-1号通用CPU的可测试性设计（含存储器BIST）与设计验证的应用研究，部分解决了龙芯-1号CPU样片验证测试的技术问题。