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避免过度测试的时延测试生成方法
  • 项目名称：避免过度测试的时延测试生成方法
  • 项目类别：面上项目
  • 批准号：60776031
  • 申请代码：F040206
  • 项目来源：国家自然科学基金
  • 研究期限：2008-01-01-2010-12-31
  • 项目负责人：李华伟
  • 负责人职称：研究员
  • 依托单位：中国科学院计算技术研究所
  • 批准年度：2007
中文摘要：

本项目从测试生成、通路选择、可测性设计、在线测试4个方面全面研究了避免过度测试的时延测试方法，发表（含录用）SCI源刊物论文7篇、EI源刊物和EI国际会议论文22篇；受理发明专利4项。主要创新成果有1）在避免过度测试的时延测试生成研究方面，提出了避免非功能状态的时延测试生成算法、最大化关键通路周围电源噪声的测试生成算法、基于扩展指令的测试程序生成算法，通过功能环境来避免过度测试；2）在考虑工艺偏差的可测关键通路的选择方法研究方面，分别提出了用于超速测试、考虑串扰效应、考虑通路相关性的可测通路选择方法，通过统计定时分析有效确保了小时延缺陷的测试质量；3）在避免过度测试的时延测量和时延可测性设计方法研究方面，提出了用于部分增强型扫描时延测试的触发器选择方法、用于时延故障测试和芯片调试的片内时延测量方法、用于超速测试的片内测试时钟生成方法，使用较小的硬件开销提供了时延测试的片上测试结构支持；4）在时延故障的在线检测和容忍方法研究方面，提出了片上网络串扰时延故障的容忍设计方法、老化引起的时延故障的在线检测方法、统一的在线和离线时延故障检测结构，通过时延容忍设计避免了过度测试。

中文主题词： 时延测试；过度测试；自动测试向量生成；统计定时分析
结论摘要：

英文主题词delay testing; overtesting; automatic test pattern generation; statistical timing analysis

成果综合统计
成果类型
数量
  • 期刊论文
  • 会议论文
  • 专利
  • 获奖
  • 著作
  • 28
  • 18
  • 4
  • 0
  • 0
期刊论文
基于SAT的快速电路时延计算
考虑工作负载影响的电路老化预测方法
采用部分增强型扫描提高跳变时延故障覆盖率的触发器选择方法
Testable Critical Path Selection Considering Process Variation
Flip-flop selection for partial enhanced-scan delay testing with high transition fault coverage
Selected transition time adjustment for tolerating crosstalk effects on network-on-chip interconnect
Path delay test generation toward activation of worst case coupling effects
基于输出违例概率的时延向量测试质量评估
Selected crosstalk avoidance code for reliable network-on-chip
Design-for-testability features and test implementation of a giga hertz general purpose microprocess
面向最大串扰噪声的测试生成方法
SoC总线串扰的精简MT测试集
通过器件共享实现的双向无阻塞光互连片上网络
Design-for-Testability Features and Test Implementation of a Giga Hertz General Purpose Microprocessor
会议论文
Graph partition based path selection for testing of small delay defects
On selection of testable paths with specified lengths for faster-than-at-speed testing
An efficient algorithm for finding a universal set of testable long paths
MicroFix: Exploiting Path-grained Timing Adaptability for Improving Power-Performance Efficiency
A unified online fault detection scheme via checking of stability violation
M-IVC: Using multiple input vectors to minimize aging-induced delay
Flip-flop Selection for Transition Test Pattern Reduction Using Partial Enhanced Scan
Channel width utilization improvement in testing NoC-based systems for test time reduction
Test Pattern Selection for Small-Delay Defects Considering Hazards
A Low Overhead On-chip Path Delay Measurement Circuit
A new post-silicon debug approach based on suspect window
A scan-based delay test method for reduction of overtesting
On reducing both shift and capture power for scan-based testing
nGFSIM: A GPU-Based 1-to-n-Detection Fault Simulator and its Applications
Fast path selection for testing of small delay defects considering path correlations
An on-chip clock generation scheme for faster-than-at-speed delay testing
iFill: An impact-oriented X-filling method for shift- and capture-power reduction in at-speed scan-b
On capture power-aware test data compression for scan-based testing
专利
一种片上通路时延测量电路及方法
用于部分增强型扫描时延测试的触发器选择方法及系统
超速时延测试系统及测试方法
老化预测和超速时延测试双功能的系统及方法
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