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数字VLSI电路测试技术研究
  • 项目名称：数字VLSI电路测试技术研究
  • 项目类别：重点项目
  • 批准号：60633060
  • 申请代码：F020507
  • 项目来源：国家自然科学基金
  • 研究期限：2007-01-01-2010-12-31
  • 项目负责人：李晓维
  • 负责人职称：研究员
  • 依托单位：中国科学院计算技术研究所
  • 批准年度：2006
中文摘要：

面对未来摩尔定律进一步延续给芯片测试带来的巨大挑战，本项目选择多核处理器为对象、研究数字VLSI电路测试技术。针对多核处理器测试迫切需要解决的关键科技问题"如何为具有多时钟域的多核处理器提供高质量的测试"，重点研究⑴多时钟域电路的时延测试生成方法；⑵基于指令的处理器测试方法；⑶全局异步局部同步系统的功能测试和内建自测试方法；⑷基于随机访问扫描设计的分布式压缩/解压缩结构；⑸基于测试访问总线的测试调度方法。结合90nm~60nm工艺下的千万门级多核处理器开展实验研究，提出创新方法和关键技术；研制相应的软件工具原型。为解决60nm~45nm工艺下由数亿晶体管组成的数字VLSI电路（尤其是多核微处理器）测试问题、提供（经过真实电路检验的）有效方法和关键技术。

中文主题词： 多时钟域电路;多核处理器;时延测试;测试压缩;测试调度
成果综合统计
成果类型
数量
  • 期刊论文
  • 会议论文
  • 专利
  • 获奖
  • 著作
  • 158
  • 59
  • 0
  • 0
  • 2
期刊论文
应用海明码和内置自测试技术设计片上网络组件
基于SAT的快速电路时延计算
基于部分数据块复用的SoC测试数据压缩方法
一种基于选择触发的低功耗扫描链结构
应用段固定折叠计数器的低功耗测试方案
一种基于改进RAS架构的 SOC测试方法
多扫描链测试集的分组标准向量压缩法
数据块前向相容标记码的测试数据压缩方法
基于响应分块相容的测试数据编码压缩方案
X-Filling for Simultaneous Shift- and Capture- Power Reduction in At-Speed Scan-Based Testing
BAT: Performance-Driven CrosstalkMitigation Based on Bus-grouping Asynchronous Transmission
Leakage Current Optimization Techniques During Test Based on Don’t Care Bits Assignment
Co-optimization of Dynamic/Static Test Power in Scan Test
部分向量奇偶切分的LFSR重新播种方法
无界模型检验中融合电路信息的SAT算法研究
一种基于变长数据块相关性统计的测试数据压缩和解压方法
基于RAS结构优化测试时间和数据量的测试方案
时序电路测试向量融合算法
动态更新参考切片的IP核测试数据压缩方法
时序敏感的3D芯片绑定优化方法
考虑工作负载影响的电路老化预测方法
一种有效的低功耗扫描测试结构-PowerCut
动态组簇的协同定位算法
Weighted-Median Based Distributed Fault Detection for Wireless Sensor Networks
Deterministic Circular Self Test Path
Re-Optimization Algorithm for SoC Wrapper-Chain Balance Using Mean-Value Approximation
Helix-Scan: A Scan Design for Diagnosis
一种混合定变长虚拟块游程编码的测试数据压缩方案
一种新的容软错误的BIST结构
扫描链故障确定性诊断向量生成算法
数模混合片上系统模拟芯核并行测试结构
采用部分增强型扫描提高跳变时延故障覆盖率的触发器选择方法
一种共前缀码的测试数据压缩方案
一种共游程码的测试数据压缩方案
约束输入精简的多扫描链BIST方案
结合ATPG和SAT的无界模型检验前像计算方法
A Novel Testability-Oriented Data Path Scheduling Scheme in High-Level Synthesis
A Fault Tolerance Mechanism in Chip Many-core Processors
基于可测性分析的高层次寄存器分配算法
一种针对软错误的流水线电路加固方法
应用扩展前缀编码的测试数据压缩方案
Performance- asymmetry- aware scheduling for Chip Multiprocessors with static core coupling
The Design-for-Testability Features and Test Implementation of a Giga Hertz General Purpose Micropro
Register Allocation Algorithm for High-Level Circuit Synthesis for Improved Testability
Embedded Test Decompressor to Reduce the Required Channels and Vector Memory of Tester for Complex P
Test data compression scheme based on variable-to-fixed-plus-variable-length coding
Extended Selective Encoding of Scan Slices for Reducing Test Data and Test Power
一种针对软错误的流水线电路加固方案
基于片上网络的容错通信方法
基于连续和交替序列编码的测试数据压缩
基于重构的片上网络容错机制
低功耗优先的片上网络映射优化方法
一种时间优化的NoC低功耗测试调度方法
FPGA上二元域公钥系统中求逆模块的改进
时序敏感的3D IC绑定优化方法
降低系统芯片测试时间的芯核联合测试方案
三维FDTD建模软件的开发及应用
Dispersion Characteristics of the Microstrip Bend at Millimeter Wave Frequencies
基于输出违例概率的时延向量测试质量评估
基于FDTD的三维全波电磁分析软件及工程应用
模拟电路软故障诊断测试节点优选的仿真研究
Selected crosstalk avoidance code for reliable network-on-chip
基于Markov链的FSM容软错误设计
基于电压增量的非线性模拟电路软故障诊断
片上网络通信中过热点的弱化方法
基于等确定位切分的LFSR重播种方法
一种双模互锁的容软错误静态锁存器
一种应用于多带正交频分复用超宽带的IFFT/FFT处理器
一种基于分块编码和优化排序的测试数据压缩技术
一种容软错误的BIST结构
片上网络互联的划分测试
一种基于改进RAS架构的SOC测试方法
针对片上网络组播通信模型的设计与仿真
基于FPGA的R-64 FFT处理器的实现
基于最佳交换递减的芯核测试链平衡划分
基于CLP模型的HDL设计可观测性分析
利用内容可寻址技术的存储器BISR方法
基于随机访问扫描的低功耗确定性测试方案
混合定变长码的测试数据压缩方案
序列对递增生成的SOC测试调度算法
连续时间滤波器的可测试可修复设计
Soft Fault Diagnosis for Analog Circuits Based on Slope Fault Feature and BP Neural Networks
Oscillation Test Strategy for Analog Filters by Monitoring Output Voltage and Supply Current
采用片内PLL实现实速扫描测试的方案
面向串扰时延效应的时序分析方法及在集成电路测试中的应用
用于片上网络的容错通信算法
组合逻辑中瞬时错误传播的频域分析方法
面向最大串扰噪声的测试生成方法
SoC总线串扰的精简MT测试集
基于STIL的测试向量转换模型及其实现
通过器件共享实现的双向无阻塞光互连片上网络
基于闭环集成运放的模拟电路模块级软故障诊断
用于编码压缩的测试位重组算法
一种基于响应中无关位填充的测试数据压缩方法
一种更可靠的资源网络接口结构
基于同构片上网络拓扑可重构的容错硬件结构
基于FPGA的NoC中容错路由器设计与仿真
一种对面积开销有效的组合逻辑选择性加固方案
基于无关位动态赋值的幂次划分测试压缩方案
一种基于自选择状态的折叠计数器BIST方案
一种并行输出的折叠计数器方案
三维片上网络测试的时间优化方法
一种片上网络路由器的测试方法
部分向量奇偶位切分的LFSR重新播种方法
基于BDD和布尔差分的组合电路测试生成方法
基于部分相容的动态LFSR重新播种方法
Design-for-Testability Features and Test Implementation of a Giga Hertz General Purpose Microprocessor
基于覆盖率模型的AMBA接口随机验证方法
不规则结构片上网络的测试方法研究
基于LoadRunner的一种性能测试流程方案研究与设计
基于无障碍设计的Android手机导航方法
B/S下一种报表图形化方法的研究与实现
基于最小包含圆的无线传感器网络定位算法
数字电路测试压缩方法研究
基于功能故障模型的NoC容错路由
一种有效的低功耗扫描测试结构——PowerCut
无线网络节点的均匀性度量
基于书写力与字形信息的生物特征密钥生成
高层次综合中的可测性模块分配方案
基于精细化梯度的无线传感器网络汇聚机制及分析
基于加权中值的分布式传感器网络故障检测
一种Multi-Agent的云联盟服务组合模型
基于Web Service技术的物流平台架构研究
Helix Scan:A Scan Design for Diagnosis
Fault Tolerance Mechanism in Chip Many-Core Processors
Web Service技术在物流平台的应用
Register Allocation Algorithm for High-Level Circuit Synthesis for Improved Testability
Online Distributed Fault Detection of Sensor Measurements
基于Web Service的现代物流平台的设计与实现
Leakage Current Optimization Techniques During Test Based on Don＇t Care Bits Assignment
基于连续及非连续块编码的测试数据压缩方法
一种三维SoCs绑定前的测试时间优化方法：
组合逻辑电路中软错误率的频域分析方法
基于可重构MUXs网络的低功耗测试数据压缩方法
会议论文
P2CLRAF: An Pre-and Post-silicon Cooperated Circuit Lifetime Reliability Analysis Framework
An On-Chip Clock Generation Scheme for Faster than-at-Speed Delay Testing
An Abstraction-Guided Simulation Approach using Markov Models for Microprocessor Verification
IVF: Characterizing the Vulnerability of Microprocessor Structures to Intermittent Faults
Performance-Asymmetry-Aware Topology Virtualization for Defect-tolerant NoC-based Many-core Processo
Impact-Factor-Guided X-Filling for Peak Power Reduction during Test
A Resilient On-chip Router Design Through Data Path Salvaging
On Reducing Both Shift and Capture Power for Scan-Based Testing
A New Multiple-Round DOR Routing for 2D NoC Meshes
A New Post-Silicon Debug Approach Based on Suspect Window
A scan-based delay test method for reduction of overtesting
An Efficient Algorithm for Finding a Universal Set of Testable Long Paths
Codeword Selection for Crosstalk Avioidance and Error Correction on Interconnects
Robust Test Generation for Power Supply Noise induced Path Delay Faults
Automatic selection of internal observation signals for design verification
Flip-flop Selection for Transition Test Pattern Reduction Using Partial Enhanced Scan
Diagnosis of Multiple Arbitrary Faults with Mask and Reinforcement Effect
Frequency Analysis Method for Propagation of Transient Errors in Combinational Logic
On Selection of Testable Paths with Specified Lengths for Faster- Than- At-Speed Testing
Address Remapping for Static NUCA in NoC-based Degradable Chip-Multiprocessors
Adaptive Diagnostic Pattern Generation for Scan Chains
An On-Chip Test Clock Contrl Scheme for Multi-Clock At-Speed Testing
Observation Point Oriented Deterministic Diagnosis Pattern Generation (DDPG) for Chain Diagnosis
A Low Overhead On-chip Path Delay Measurement Circuit
Extended Selective Encoding of Scan Slices for Reducing Test Data and Test Power
A unified online Fault Detection scheme via checking of Stability Violation
On Capture Power-Aware Test Data Compression for Scan-Based Testing
The Design-for-Testability Features of A Godson Purpose Microprocessor
Static Crosstalk Noise Analysis with Transition Map
Test Cost Efficiency Exploration for CMT Processors
A Routing Algorithm for Random Error Tolerance in Network-on-chip
Localized Rand Access Scan: Towards Low Area and Routing Overhead
A Case Study on At-Speed Testing for A Gigahertz Microprocessor
A new radiation hardened by design latch for Ultra-Deep-Sub-Micron Technologies
A Design- for-Diagnosis Technique for Diagnosing Combinational Circuit Faults with Faulty Scan Chain
Accelerating Lightpath Setup Via Broadcasting in Binary-Tree Waveguide in Optical NoCs
Test Pattern Selection for Small-Delay Defects Considering Hazards
Multiple Coupling Effects Oriented Path Delay Test Generation
T2-TAM：Reusing Infrastructure Resource to Provide Parallel Testing for NoC based Chip
Variation-Aware Scheduling for Chip Multiprocessor with Thread-Level Redundancy
On Generation of a Universal Path Candidate Set Containing Testable Long Paths
Test Generation for Crosstalk Glitches Considering?Multiple Coupling Effects
M-IVC: Using Multiple Input Vectors to Minimize Aging-induced Delay
A novel collaborative scheme of test data compression based on fixed-plus-variable-length coding
Reliable Network-on-Chip Router for Crosstalk and Soft Error Tolerance
Accelerating Strategy For Functional Test of NoC Communication Fabric
Diagnosis of Mask-Effect Multiple Timing Faults in Scan Chains
Leveraging the Core-Level Complementary Effects of PVT Variations to Reduce Timing Emergencies in Mu
Fast Path Selection for Testing of Small Delay Defects Considering Path Correlations
nGFSIM: A GPU-Based 1-to-n-Detection Fault Simulator and its Applications
MicroFix: Exploiting Path-grained Timing Adaptability for Improving Power-Performance Efficiency
Channel Width Utilization Improvement in Testing NoC-Based Systems for Test Time Reduction
Vertical Interconnects Squeezing in Symmetric 3D Mesh Network-on-Chip
Graph Partition based Path Selection for Testing of Small Delay Defects
Deterministic Diagnostic Pattern Generation (DDPG) for Compound Defects
Online Computing and Predicting Architectural Vulnerability Factor of Microprocessor Structures
Substantial Fault Pairs at-A-Time (SFPAT): An Automatic Diagnostic Pattern Generation Method
Defect Tolerance in Homogeneous Manycore Processors Using Core-Level Redundancy with Unified Topolog
iFill: An Impact-Oriented X-Filling Method for Shift- and Capture-Power Reduction in At-Speed Scan-B
著作
数字集成电路测试优化——测试压缩,测试功耗优化,测试调度
数字集成电路设计验证——量化评估,激励生成,形式化验证
相关项目
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