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高性能片上存储系统
  • 项目名称：高性能片上存储系统
  • 项目类别：重点项目
  • 批准号：60736012
  • 申请代码：F02
  • 项目来源：国家自然科学基金
  • 研究期限：2008-01-01-2011-12-31
  • 项目负责人：刘志勇
  • 负责人职称：研究员
  • 依托单位：中国科学院计算技术研究所
  • 批准年度：2007
中文摘要：

计算机芯片的潜在处理能力急剧提高，对存储系统提出了更高性能的要求。"存储墙（Memory Wall）"问题是影响计算机系统整体性能的关键技术问题。本项目从计算机系统结构的角度，研究如何在高性能芯片系统中满足巨大的计算和处理能力对于存取性能的需求，提供适应现代高性能处理器的高性能存储系统的关键技术。研究内容包括，片上存储系统的层次化组织与协议；片上数据访问与传送系统的组织结构与协议；操作及编译系统中数据分布、存储系统访问的组织方法等。本项研究将从上述三个方面重点突破影响数据的局部性分布、Cache访问的命中率、分布存储数据的一致性、数据传送的及时性、减小片上系统的功耗方面的关键技术问题。本项目中的研究将主要针对体系结构中的最新方向多核（Multicore）和众多核（Manycore）芯片系统中的存储系统中的数据访问要求进行。本研究将对所提出的理论与技术进行系统验证，并且采用硬件构造原型系统。

中文主题词： 体系结构；存储系统；众多核；Cache；编译系统
成果综合统计
成果类型
数量
  • 期刊论文
  • 会议论文
  • 专利
  • 获奖
  • 著作
  • 118
  • 65
  • 0
  • 0
  • 0
期刊论文
龙芯2号处理器的同时多线程设计
System Architecture of Godson-3 Multi-Core Processors
蛋白质序列比对算法在众核结构上的并行与优化
龙芯3号互联系统的设计与实现
基于龙芯处理器的二进制翻译器优化
基于锁CACHE 一致性协议的硬件优化策略
一种递归定义的可扩展片上网络拓扑结构
众核结构上分块LU分解算法的研究
面向流体系的细粒度异步访存调度
基于SRAM和STT-RAM的混合指令Cache设计
通用处理器的高带宽访存流水线研究
“龙腾R2”微处理器数据Cache的设计与实现
超标量处理器中引入SMT技术的性能分析研究
一种直接纠错的流水线设计
一种针对SEU的同步纠错流水线设计
一种片上众核结构共享Cache动态隐式隔离机制研究
众核处理器中使用写掩码实现混合写回/写穿透策略
基于软硬件的协同支持在众核上对1-D FFT算法的优化研究
高性能代价比的两层关联间接转移预测器
众核体系结构对Cilk语言的硬件支持及评测研究
LU分解在众核结构仿真器上的指令级调度研究
PartitionSim-一个面向众核结构的并行模拟器
32位双发射流水线结构RISC微处理器设计
Godson-T众核体系结构上的Broadcast性能优化
LU分解在Godson-Tv1众核体系结构上的并行化研究
场景前颜色缓冲区压缩
高性能多媒体SoC分组访存调度算法
环连接CMP 的缓存一致性协议
支持短向量的32位快速加法器设计
互联网自治域商业关系推测算法
多媒体网络:从内容分发网络到未来互联网
面向多核程序确定性重演的内存竞争记录机制研究
一种类数据流驱动的分片式流处理器体系结构及其编程模型
“龙腾R”微处理器分支处理单元的研究与设计
基于AltiVec技术的浮点乘加单元的设计
一种基于虚拟机的处理器高效原型验证方法
面向应用的流存储系统评测与改进
片上多核处理器存储一致性验证
龙芯3A平台Vxworks移植的研究和实现
Godson-T: An Efficient Many-Core Architecture for Parallel Program Executions
PartitionSim:一个面向众核结构的并行模拟器
基于存储队列的Cache访问性能优化研究
嵌入式系统建模理论与方法
硬件结构支持的基于同步的高速缓存一致性协议
An Efficient and Flexible Task Management for Many Cores.
二进制翻译中解析多目标分支语句的图匹配方法
指导cache静态划分的程序性能profiling优化技术
提高堆数据局部性的动态池分配技术
改进的非对称多通道路由器结构及其分析模型
众核处理器cache一致性研究综述
片上实时功耗监控与估测的分析设计
GALS处理器的功耗有效性方法研究
Physical Implementation of the 1GHz Godson-3 Quad-Core Microprocessor
一种面向多核处理器的通用可调试性架构
具有可变数据格式的透明度压缩
基于二进制插桩的ASIP处理器指令集混合仿真方法
基于共享存储的高可伸缩嵌入式集群模型
基于插桩分析的Java虚拟机自适应预取优化框架
片上多处理器中延迟和容量权衡的Cache结构
Chip Multithreaded Consistency Model
跨平台系统级虚拟机的访存优化
一种基于RAM的降低异构多核切换开销的方法
龙芯3A多核处理器系统级性能优化与分析
基于硬件cache锁机制的Java虚拟机即时编译器优化
基于确定性的处理器硅后调试系统
众核处理器片上同步机制和评估方法研究
二进制翻译控制转移的软硬件协同设计
一种新型高效容错体系结构的研究与实现
支持AltiVec技术的多媒体协处理单元的研究
支持AltiVec技术的可分裂式加法器研究与设计
基于AltiVec技术的短向量单元双发射策略的研究
一种新颖的向量基-8布斯乘加器的设计
面向实时流处理的多核多线程处理器访存队列
单颗粒重构软件EMAN算法分析与高效并行实现
浮点和与点积计算结构研究
浮点乘加部件的自动化形式验证
DCSRC：一种基于龙芯SoC的控制流与数据流分离的可重构计算集群
基于向量扩展多核处理器的矩阵乘法算法优化研究
H．264去块滤波算法在众核结构上的并行优化
谓词执行技术在类数据流体系结构中的实现和优化
利用数据预取机制降低块执行模型的访存延迟
Design and analysis of a UWB low-noise amplifier in the 0.18 μm CMOS process
混合体系结构中有状态硬件加速器的优化
LU分解在Godson—Tv1众核体系结构上的并行化研究
一个用于高速信号传输的对PVT变化不敏感的低功耗锁相环
高性能代价比的两层关联间接转移预测器设计
基于软硬件的协同支持在众核上对1-DFFT算法的优化研究
一种基于反馈信息的地址寄存器提升方法
蛋白质序列比对算法在众核结构上的并行优化
基于锁的Cache一致性协议的硬件优化策略
一个支持访存带宽敏感调度的跨执行优化方法
存储器模块测试系统的设计
基于亚阈值漏电流的数据Cache低功耗控制策略研究
龙芯处理器上的TLB性能优化技术
Making Effective Decisions in Computer Architects＇ Real-World： Lessons and Experiences with Godson-2 Processor Designs
一种快速的滑动标记缩并垃圾收集算法
The Godson Processors： Its Research, Development, and Contributions
会议论文
Software and Hardware Co-designed Multi-level TLBs for Chip Multiprocessors
High Performance Matrix Multiplication on Many Cores
Architectural Support for Cilk Computations on Many-core Architectures.
Evaluation Method of Synchronization for Shared-Memory On-Chip Many-Core Processor
A Low-Complexity Synchronization Based Cache Coherence Solution for Many Cores
A Research on an Optimized Adaptive Dynamic Power Management (Department Source
Optimizing Web Browser on Many-Core Architectures
Performance Improvement for Multicore Processors Using Variable Page Technologies
Minimal Multi-Threading: Finding and Removing Redundant Instructions in Multi-Threaded Processors
GPU-Warpsort: A Fast Comparison-based Sorting Algorithm on GPUs
Thread Owned Block Cache: Managing Latency in Many-Core Architecture
Detecting and Eliminating Potential Violation of Sequential Consistency for Concurrent C/C++ Program
Exploiting idle register classes for fast spill destination
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Navigating core Assisted Helper Threaded Prefetching
Testing Content Addressable Memories Using Instruction and March-like Algorithms
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On-the-Fly Reduction of Stimuli for Functional Verification
RIRI scheme: A robust instant-responding ratiochronous interface with zero-latency penalty
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