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中文摘要：
二乘二取二铁路计算机联锁系统中,两套4个CPU组成了容错计算结构,实现CPU之间的同步是基于表决的容错计算机系统的关键过程。因此,本文提出了一种基于有限状态机的主/备/从并行任务同步模型,用于准确描述系统中不同CPU对象的任务同步状态,为二乘二取二同步通信表决过程大规模复杂的逻辑和时序设计提供了方法学上的参考和简化。
英文摘要：
The Double 2 vote 2 fault-tolerant architecture in railway computer interlocking system is composed of four individual CPU units. Synchronization between them is the key process in implementing fault-tolerant computer system base on voting. So this paper introduces master/slave/spare parallel task synchronization models based on finite state machine （FSM） for different CPU units. For accurately describing the task synchronization state of Each specific CPU . These models discussed paved another effective way to design logics and timing for double 2 vote 2 computer interlocking system.
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