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中文摘要：
半导体集成电路进入微纳尺度后，由于集成密度提高、工作电压快速降低、工作频率急速升高、工艺偏差日益严重，电路对于粒子辐射、电源和互连噪声、电磁干扰的敏感度加剧，导致软错误成为影响SoC芯片可靠性的主导原因。本课题以容忍软错误为切入点，从如下三个方面研究SoC芯片可靠性设计的关键技术第一，研究通用的容错扫描链电路结构。针对扫描链电路进行容错功能复用，在正常工作模式下即可完成容忍软错误的功能，有效降低SoC芯片可靠性设计的硬件开销。第二，研究低性能开销的内建软错误传感器，既可以快速预测软错误，又避免了传统容错方法过高的性能开销。第三，研究内建软错误传感器的多目标优化布局策略，基于静态软错误率分析的方法，确定内建软错误传感器的使用数目和布局位置，以较低的硬件开销和性能开销换取较高的SoC芯片可靠性。本研究将为SoC芯片可靠性设计提供高性价比的解决方案，具有重要的科学意义和应用前景。
英文摘要：
soft error；reliability；scan chain；built-in soft error sensor；placement strategy
结论摘要：
本项目主要研究SoC芯片可靠性设计中的若干关键基础问题，在容忍软错误的可靠性设计、容忍老化的可靠性设计、基于选择性加固策略的容错设计、面向3D NoC的容错设计方面取得了创新性成果 1.提出了一种面向45纳米CMOS工艺、容忍单粒子翻转的高性能锁存器。该锁存器使用C单元和双模冗余来屏蔽软错误，实现电路加固。使用详尽的SPICE仿真分析了该结构的功耗、延迟和可靠性。和同类结构比较，该锁存器在可靠性和功耗延迟积（PDP）方面均有改进。 2.提出了一种交替互补的双状态机自恢复方案。将原始状态机拆分为两个子状态机，两个子状态机交替工作，互为补充。在其中一个子状态机发生错误时，回卷到另一个子状态机中的正确状态重新执行。MCNC91标准电路的实验结果显示，在面积开销略为增加的情况下，该方案防护了电路中99.64%的软错误，而电路的延迟比其他同类自恢复方案大幅降低。 3.提出了一种容忍电路老化的动态自适应方法。该方法使用老化感知单元和自适应时钟调整单元。老化感知单元用于在线监测电路的老化程度，自适应时钟调整单元用于动态调整时钟相位。65nm工艺节点下的仿真结果显示，本方法可以将平均无故障时间（MTTF）提高1.16倍，仅仅带来22.73%的面积开销。 4.提出了一种时序优先的电路容错混合加固方案。该方案使用两阶段加固策略。第1阶段，基于时序优先的原则，在电路时序松弛的路径上使用时空冗余触发器来加固电路；第2阶段，在时序紧张的路径使用复制门法进行加固。ISCAS 89 电路在45 nm 工艺下的实验表明，平均面积开销为36.84%，软错误率平均降低99%以上。 5.在DATE 2014、DATE 2013、ATS 2014国际学术会议，《电子学报》、《计算机研究与发展》等期刊发表学术论文33 篇（EI 收录7 篇）；授权发明专利1 件；申请发明专利7件；软件著作权登记1件；2013年获得安徽省第七届自然科学优秀学术论文三等奖；培养出1位博士和8位硕士。
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